本讲路线图

掌握本讲，后续每个专题步骤都能找到正确的坐标。

数字芯片设计链路

从"我要什么功能"到"晶圆厂能生产"，经历十个核心环节、数轮迭代。

EDA 工具全流程自动化

EDA 工具在每个阶段提供关键支撑，但正确约束仍需工程师深度理解。

设计阶段	代表工具类别	主要功能
RTL 仿真	HDL 仿真器	功能验证、覆盖率分析
逻辑综合	DC、Genus	RTL→网表，PPA 优化
物理设计（P&R）	Innovus、IC Compiler II、iEDA	布图规划、布局、CTS、布线
静态时序分析	PrimeTime	时序路径分析、多角多模
物理验证	Calibre、PVS	DRC、LVS、ERC
寄生参数提取	StarRC、QRC	提取 RC，生成 SPEF

EDA 是充分条件，而非充要条件。工具自动化强，但约束设置需要工程师深度理解芯片架构。

物理设计核心四步骤

物理设计度量指标：宏观指标（PPA）与具体度量

设计目标分两层：宏观上权衡 PPA 三角，微观上用可在优化器内循环高效评估的 具体度量 去逼近它。

① 宏观指标：PPA 三角（三者互相制约）

② 具体度量指标（嵌入优化器内循环，被反复调用数百万次）

辅助与验证步骤

核心四步之外，多种验证确保版图功能、时序、可靠性与制造全部合格。

标准单元库：抽象模型

库中每个单元是某种基本逻辑功能的预设计版图，对物理设计工具只暴露"带引脚的盒子"。

单元内部（透明）

CMOS 晶体管结构、多层掩模图案、阱接触/衬底接触、电源地金属条。由库厂家完整验证，工程师无需关心。

单元外部（可见）

矩形几何边界 + 命名引脚（Pin）。物理设计工具只看引脚位置、单元尺寸、电源/地接口，驱动布局和布线。

关键抽象层：工程师无需了解单元内部细节，即可进行百亿晶体管规模的布局布线。

标准单元几何属性与驱动强度

几何属性	规则	意义
等高	库内所有单元高度相同（整数倍 CPP）	任意横向排列，VDD/VSS 自动对齐
宽度可变	以 Site 宽度整数倍为单位	高驱动版本（X4）比低驱动版本（X1）更宽
VDD/VSS 轨道	位于单元顶部和底部	相邻行翻转（Flip）共享电源轨，节省面积约 50%
引脚层	输入/输出引脚通常在 Metal 1 暴露	布线工具在 M2+ 各层连线

驱动规则（Max Constraints）

Max Fanout / Max Transition / Max Capacitance 写入 .lib 文件，违例时工具自动 Upsize 或插入缓冲器（Buffer Insertion）。

工艺节点与晶体管尺寸

沟道长度 L（Gate Length）

决定开关速度和漏电流。L 越短→频率越高，但漏电控制难度增加。

沟道宽度 W（Gate Width）

决定驱动电流大小。W 越大→驱动电流越强，但面积越大。

扩散面积（Diffusion Area）

$\approx 5\times L\times W$。扩散面积越大→寄生结电容越大→切换速度越慢、功耗越高。先进工艺通过缩小 L 大幅减小扩散面积。

工艺进步的本质：缩小 L → 扩散面积↓ → 结电容↓ → 速度↑ · 功耗↓ · 面积↓。

关键文件格式：输入文件

格式	扩展名	主要内容
Technology LEF	.lef	金属层参数、布线轨道间距、过孔规则、优选方向、最小线宽
Cell LEF	.lef	单元物理边界、引脚位置与层、阻挡层（OBS）、电源接口
Liberty	.lib	单元时序延迟 / 功能 / 驱动规则（NLDM 查找表，多工艺角）
SDC	.sdc	时钟定义、I/O 延迟、时序例外（false_path / multicycle）
Technology File	.tf / .itf	介电常数、电阻率、各层设计规则（DRC）、单位精度
Verilog Netlist	.v	综合后门级单元实例及连接关系

LEF + DEF 配合：LEF 是库/工艺静态描述，DEF 是设计实例的动态版图状态。两者配合才能完整描述一个芯片版图。

LEF 与 Liberty 示例

中间与输出文件

步骤 ① 布图规划 · ② 布局

① 布图规划（Floorplan）

主要任务：确定 Die/Core Area → I/O 引脚位置 → 宏单元摆放 → 电源网络（Power Grid） → 电源域 → 物理填充单元（Tap/Endcap Cell）。

优化目标：最小化面积与关键路径延迟，最小化布线拥塞，合理分布功耗避免热点。

② 布局（Placement）

三阶段：全局布局（允许重叠，优化总体线长/拥塞） → 合法化（消除重叠、行对齐、Site 对齐） → 详细布局（局部微调，改善时序和线长）。

交互演示：解析布局求解器（Gradient Descent）

步骤 ③ 时钟树综合（CTS）

时钟信号从单一时钟源分发到数万个触发器，CTS 构建平衡分发网络。

核心目标

· Skew 最小化：所有触发器几乎同时看到时钟沿
· Latency 最小化：缩短源到 FF 的路径延迟
· 资源最小化：减少缓冲器数量和时钟线长

树形结构

典型 H-tree / 鱼骨形 / 自顶向下合成结构，经多级时钟缓冲器逐级分发，树拓扑影响 Skew 与 Latency 的权衡。

时钟 Skew 对保持时间（Hold Time）的危害通常比对建立时间更难修复——保持时间违例只能插入延迟单元，不能靠调整时钟周期解决。

交互演示：H 树时钟分发（H-tree CTS）

步骤 ④ 布线（Routing）与通孔（Via）

通孔（Via）

Contact（Active→M1）→ Via1（M1↔M2）→ Via2（M2↔M3）……各 Via 层均有独立 DRC 规则（切割尺寸、切割间距、包围规则）。

布线后工具做冗余通孔优化（Redundant Via）：用 2×2 通孔阵列替换单一通孔，降低电阻并提升良率。

布线轨道与优选布线方向

轨道间距（Track Pitch）= 最小线宽 + 最小间距

决定单位面积内可布线线网数量（布线资源密度）。某 GCell 内线网需求 > 可用轨道数 → 拥塞（Congestion）。

金属层	优选方向	典型用途
M1	水平（H）	单元内部连线、局部信号
M2	垂直（V）	单元间短距离连线
M3	水平（H）	中距离信号线
M4	垂直（V）	时钟树、中距离信号
M5+	交替 H/V	电源网络、长距离走线

交替方向的好处：① 避免相邻层长距离平行耦合（减少串扰 Crosstalk）；② 每层只处理一个方向，简化格点布线算法；③ 两层组合覆盖所有路径需求。

文件格式完整对照表

摩尔定律与"互连延迟 vs 门延迟"标度反转📖 教材拓展

特征尺寸每约 18 个月按 0.7 缩小：门越来越快，连线却越来越慢——这一"反转"重塑了物理设计算法的演化方向。

设计风格对比：从全定制到 FPGA📖 教材拓展

初期集成电路全定制——"一个个晶体管地设计整个芯片"；规模扩大后，必须借助自动化工具，基于标准单元库与 IP 核设计，在面积·性能·NRE·上市时间之间做权衡。

来源：《大规模集成电路设计方法》第1章（全定制设计、标准单元、IP 核、FPGA）

物理设计问题的形式化定义📖 教材拓展

物理设计的本质，是把抽象电路描述（网表）嵌入（embed）到硅片，在芯片上生成满足全部约束的几何版图。

设计收敛 / 时序收敛（Design Closure）📖 教材拓展

现代 EDA 的终极目标：给定功能规格，工具无需反复人工干预即产出同时满足功能、速度、面积、功耗、良率等全部要求的设计——这就是"设计收敛"。

基于标准单元库的大规模数字设计流程📖 教材拓展

中文教材给出的标准流程，与本讲"十步链路"互补：自需求分析与选工艺起，前端 HDL→综合，后端 .v/.lef/.lib 输入自动布局布线，最后多重验证后产出 GDS 交付代工厂。

来源：《大规模集成电路设计方法》第1章 1.2 大规模集成电路设计流程（图1.2.1 / 图1.2.2）

物理设计自动化：算法分类与复杂度视角📖 教材拓展

物理设计的核心子问题大多是 NP-hard，规模又达数十亿单元——因此实践依赖启发式、解析法与分治，在可接受时间内逼近最优。

本讲核心知识点回顾

自测与思考题

本讲路线图

布图规划概述——六大核心任务

Floorplanning：逻辑描述（网表）→ 物理描述（布图平面图）的映射

三个优化目标

Floorplan 输入与输出

Core 区域 / IO 区域 · Row & Site

利用率（Utilization）

长宽比（Aspect Ratio）与布线资源

AR = Core 高度 / Core 宽度 = 垂直布线资源 / 水平布线资源

AR = 1.0（正方形）

高度 = 宽度。水平与垂直布线资源平衡，最常见的起始选择。

AR > 1.0（竖高矩形）

高度大于宽度，增加垂直方向空间，即增加水平布线轨道数。适用于水平布线资源不足的场景。

AR < 1.0（横宽矩形）

宽度大于高度，增加水平方向空间，即增加垂直布线轨道数。适用于垂直布线资源不足的场景。

布线资源平衡法则

垂直布线资源少 → 增加宽度（AR < 1）：更多列 = 更多垂直轨道

水平布线资源少 → 增加高度（AR > 1）：更多行 = 更多水平轨道

自测

1. Core 面积 $1\ \text{mm}^2$，标准单元总面积 $0.65\ \text{mm}^2$，Core 利用率是多少？
2. 发现水平金属层（M2/M4）特别拥塞，应调整 AR 变大还是变小？

IO Pad 结构

信号 Pad（Input / Output / InOut）

承载芯片与外部的信号连接。输入 Pad 含 ESD 保护和接收电路；输出 Pad 含驱动器；双向 Pad 两者兼备。

电源 Pad（Power Pad）

VDD 和 GND 的外部供电接口，多个电源 Pad 并联以降低等效电阻，减少 IR Drop。

角 Pad（Corner Pad）

布局在芯片四角，连接水平和垂直 P/G 环，确保电源环路连续。

Pad Filler（填充单元）

填补 Pad 之间的空隙，保证 IO 环的连续性（金属和 N/P 阱连续），满足 DRC 要求。

P/G 环（Power/Ground Ring）：IO Pad 内侧通常有一圈 VDD 和 GND 的金属环，将电源从 Pad 分配到整个芯片边缘，再通过 Strap（横条）延伸到 Core 内部网格。

宏单元布局原则与四级布局约束

布局障碍（Placement Blockage）与布线障碍（Routing Blockage）

电源配送网络（PDN）——层次化网格结构

IR Drop（电压降）

电迁移（EM）与电源线设计权衡

电路划分（Partitioning）概述 📖 教材拓展

展平式设计把整张网表直接切成若干互连的划分块（Partitions），是布图规划之前的"分而治之"第一步。

为什么要先划分？

降低规模

把 10⁶+ 单元的网表切成若干子块，每块独立 P&R，使后续布局/布线在可控规模上求解；多级框架基础。

减少模块间互连

把强连接的单元聚到同一块内，块间只留少量互连线（割边），缩短全局线长、降低拥塞。

支撑层次化设计

划分块可作为软模块灵活调整长宽比，与层次化逻辑模块一起进入布图规划。

划分本质是把网表抽象成图 / 超图：单元为顶点，线网为边（超边）。目标——最小化被切断的线网数（割集 Cut），同时满足两侧规模平衡。这是一个 NP-hard 组合优化问题。

核心度量与约束

割集大小（Net Cut）

$|E_c|$ = 两个划分块之间被切断的线网（超边）数量，越小越好。

平衡约束（Balance Constraint）

$\alpha\cdot|V| \le w(C_1) \le \beta\cdot|V|$，二分常取 $\alpha=0.45$、$\beta=0.55$（45%/55%）。

防止退化为"全塞一边"的零割解。

比率割（Ratio Cut）

$rc = |E_c| / ( w(C_1) \cdot w(C_2) )$

把平衡约束直接编进目标函数：分母在两块等大时最大，从而自动倾向均衡划分（Wei & Cheng 1991）。

比率割的弱点：$rc$ 对 $|E_c|$ 极敏感、对块大小相对不敏感——割集足够小时即便两块不均衡也可能取得最小 ratio cut（Alpert & Kahng 指出）。

Kernighan–Lin（KL）算法——成对交换 📖 教材拓展

最早摆脱穷举的二分划分启发式：每趟反复挑选"增益最大"的一对顶点交换，逼近局部最优割集。

Fiduccia–Mattheyses（FM）算法——单元移动 + 增益桶 📖 教材拓展

线性时间超图划分：用"单顶点移动"代替成对交换，配合增益桶（Bucket List）把每趟做到 O(P)。

多级划分框架（Multilevel）与谱划分（Spectral） 📖 教材拓展

现代划分的事实标准：先把图反复"粗化"，在最小图上划分，再逐级"细化"回原图。来源：Handbook of Algorithms for Physical Design Automation（划分章，hMETIS / 谱方法）

宏单元布局问题与线长目标：半周长线长（HPWL）

宏单元布局问题：在芯片边界内无重叠布局 n 个宏单元，最小化线网总长度与外接面积。

问题模型

输入：模块 $\{(w_i,h_i)\}$、线网集合 $\{e_k\}$（每个线网连接若干模块引脚）。

变量：每个模块的位置 $(x_i,y_i)$ 及可选朝向。

约束：两两无重叠、落在固定边界 $(W,H)$ 内。

目标：$\min \sum_k \text{HPWL}(e_k)$（＋面积/拥塞项）。

半周长线长 HPWL（线网 e）

$\text{HPWL}(e) = (\max_x - \min_x) + (\max_y - \min_y)$

O(引脚数) 计算，与真实曼哈顿布线长度高度相关，是布局内循环的主优化目标。

多条线网通过共享单元相互耦合：移动一个被多网共享的单元会同时改变多个边界框——这正是布局优化要权衡的核心。

主流的宏单元布图算法

宏单元布图＝在芯片边界内无重叠布局 n 个矩形块、最小化面积与线长。下面是四大求解范式与三个可交互演示。

面积/线长估计与目标函数构成 📖 教材拓展

布图规划传统分两步：① 拓扑生成（确定相对位置）→ ② 定形 Sizing（确定各模块长宽比），共同优化面积与线长。

面积计算与形状曲线（Shape Curve）

布图表示法发展历程

规范化波兰表达式（Normalized Polish Expression）

-- 示例： 模块切片布图
              -- 非规范化（含 HH，无效）：
              1 2 H H 3 V   ← 含连续 HH，违反规范化
              -- 规范化（交替操作符，合法）：
              1 2 H 3 V 4 H 5 6 V H   ← 每对操作符均不同

切片树（Slicing Tree）

-- 逆波兰表达式示例：
E_1 = 1 6 H 2 V 7 5 V H 3 4 H V
E_2 = 1 6 H 7 H 2 4 H 5 3 V H V

B*树 Packing 规则详解

左子节点（右侧相邻）

左子节点 j 紧贴父节点 i 的右侧：
$x_j = x_i + w_i$；$y_j$ 由轮廓线（Contour）确定，取 $x_j$ 处当前最高点。

右子节点（上方同 x）

右子节点 j 与父节点 i 的 x 坐标相同，放在其正上方：
$x_j = x_i$；$y_j$ 由轮廓线确定。

B*树性能指标

Packing 复杂度：$O(n)$（轮廓线扫描）

解空间大小：$O(n! \cdot 2^{2n} / n^{1.5})$——比序列对小，比切片树略大

优点：简单易实现，packing 快，解空间折中，可表示 non-slicing 压缩版图。

缺点：只能表示紧凑（compacted）结构，含白空间的版图需额外处理。

自测

1. B*树中模块 P 是模块 Q 的左子节点，说明什么几何关系？右子节点呢？
2. 为什么序列对的解空间 $(n!)^2$ 比 B*树大得多？

序列对（Sequence Pair）

用两个模块序列（S+，S−）完整编码任意非切片版图的拓扑关系，克服切片树只能表示 slicing 结构的限制。

SP(e, c, a, d, f, b ; f, c, b, e, a, d)
-- S+=(e,c,a,d,f,b)  S−=(f,c,b,e,a,d)
-- e vs c: S+:e前  S−:e后 → e 在 c 左侧
-- f vs c: S+:f后  S−:f前 → f 在 c 下方

非切片结构与扩展表示法

固定边界布图规划（Fixed-Outline Floorplanning）

启发式方法——模拟退火（SA）求宏单元布局

AI 方法——强化学习 + 图神经网络

参考文献：Mirhoseini, A. et al. "A graph placement methodology for fast chip design." Nature 594, 207–212 (2021). EDA 领域 AI 应用的里程碑工作。

问题建模

网表和宏单元表达成图（Graph）：节点为宏单元，边为线网连接。每次布局一个宏单元为一个动作（Action），形成序贯决策过程。

训练过程

在大量历史设计上离线训练，GNN 学习网表特征，RL 智能体（A3C 策略网络）学习布局策略，以线长和拥塞为奖励信号。

推断部署

模型对新设计快速推断宏单元布局方案，数小时内得到高质量结果，传统方法可能需要数周人工迭代。

自测

1. RL+GNN 方法中，"动作"（Action）和"奖励"（Reward）分别是什么？
2. 与 SA 相比，RL+GNN 方法的优势和局限各是什么？

示意动图：GNN 编码网表图后，RL 策略网络逐步决策每个宏单元的放置坐标（Action），以 HPWL 改善为奖励信号。

解析法宏单元布局（Analytical Macro Placement）

解析法将布图规划建模为连续优化问题，使用数学优化方法求解模块坐标，与合法化步骤结合处理不重叠约束。

方法	年份	核心贡献
Analytical	2006 ASP-DAC	固定芯片轮廓解析法布图规划奠基
UFO	2011 IEEE TCAD	统一凸优化，支持预置模块
PeF	2023 IEEE TCAD	泊松方程法，大规模固定边界布图
旋转感知	ICCAD 2023	静电法 + 旋转/长宽比约束

PeF 核心思想：将宏单元密度类比为电荷密度，利用泊松方程 $\nabla^2\varphi = -\rho$ 求解电势场 $\varphi$，再沿电势梯度移动宏单元，使其均匀分散并满足固定边界约束。

解析布局模型（连续优化）

$\min_{x,y}\ W(x,y) + \lambda\cdot D(x,y)$

W = 线长目标（HPWL 的光滑可微近似，如 log-sum-exp / WA）；D = 密度惩罚（电势场能量 $\sum \varphi\cdot\rho$）；$\lambda$ 随迭代增大，从松弛解过渡到合法（无重叠）解。

① 初始化所有宏单元置于中心附近，λ=0。

② 求梯度 ∇W 由线长引力给出，∇D 解泊松方程得电势梯度。

③ 更新坐标Nesterov 动量加速。

④ 增大 λ、迭代逐步加大密度权重直至重叠消除、收敛。

交互：线长引力先聚拢宏单元，密度权重 $\lambda$ 渐增再把它们推开去重叠（解析法迭代）。

多级框架贪心方法 & iEDA iMP

多级框架（Multi-Level Framework）

为应对大规模宏单元（n 很大时 SA 收敛慢），多级框架将问题分层处理：

粗化（Coarsen）将相邻模块合并为超节点，降低问题规模。

初始布图在粗化后的较小问题上快速求解初始布图。

展开（Uncoarsen）逐级还原超节点，每级贪心优化精细化。

代表工作：MB*树（DAC 2003）、Capo（ICCAD 2004）、IMF（IEEE TCAD 2008）、Defer（IEEE TCAD 2010）、Qinfer（2021）

iEDA iMP——融合策略

模拟退火（SA）

基于 B*树，M1/M2/M3 扰动，在离散解空间中广泛探索。

解析法精细化

SA 找到优质离散解后，通过连续优化进一步精细化坐标，改善面积和线长。

智能参数优化

自动调整 SA 温度参数、目标权重等超参数，减少人工经验依赖。

混合尺寸布局与层次化设计

混合尺寸布局（Mixed-Size Placement）

先放宏单元再布局标准单元

Floorplan 阶段先确定宏单元位置（FIXED），再在剩余 Core 区域进行标准单元布局。简单但可能不是全局最优。

划分法（Partitioning）

将宏单元视为超大标准单元，与标准单元一起参与全局布局优化，然后对宏单元合法化到固定位置。

层次化设计（Hierarchical Design）

层次	包含内容	物理设计任务
芯片（Chip）	P/G Pads、信号 Pad	顶层 Floorplan：各 Block 位置、IO Pad 分布、顶层 PDN
模块（Block）	Pins、内部标准单元和宏单元	各 Block 独立 P&R，完成内部布局和布线
集成	所有 Block 完成后回集成到顶层	Block 间连接布线（Top-level Routing）

层次化设计大幅降低了单次优化的规模，但引入了 Block 接口约束（引脚位置），需要顶层和底层设计协同迭代。

工业布图规划实践（Industrial Floorplanning）

宏单元布局算法——方法选择速查

本讲知识图谱回顾

综合自测题

综合自测题——参考答案

本讲路线图——布局（Placement）

把综合后的数百万标准单元在 Core 区合法摆放，平衡线长、时序、拥塞与功耗。

布局概述（Placement Overview）

布局为每个标准单元在核心区内找到"合法"的位置——不重叠、对齐行/格点，并优化线长、时序与可布线性。

前置条件

核心区已定义

Core Area 由布图规划确定，标准单元只能在核心区内放置。

宏单元已固定

IP 宏（Memory、Analog 等）已 FIXED，布局不移动它们。

放置障碍已定义

Placement Blockage 标记完毕，单元不得进入。

电源网格已预布线

VDD/VSS 已布线，单元需对齐到正确行。

三大优化目标

线长（WL）最小化总估算布线长度，影响面积、功耗、延迟。

时序（Timing）满足 Setup/Hold 约束，减少 TNS/WNS。

可布线性（Routability）避免局部布线资源过度拥挤。

布局三步骤

布局方法分类（Placement Methods）

三大类核心思想，现代 EDA 工具通常组合使用。

线长评估：HPWL（半周长线长）

Half-Perimeter Wirelength（HPWL）是最常用的线长估算指标。对线网所有引脚找最小边界矩形框，HPWL = 该框的半周长。

HPWL 公式

$$\text{HPWL} = \Delta X + \Delta Y$$

$\Delta X = x_{\max} - x_{\min}$，$\Delta Y = y_{\max} - y_{\min}$

总线长 $=\sum \text{HPWL}(\text{Net}_i)$，对所有线网求和。

易于计算

仅需 max/min 操作，O(k)，k 为引脚数。

真实线长下界

Manhattan 布线，实际线长 $\ge \text{HPWL}$，HPWL 是精确下界。

可微分近似

通过 LSE/WA 光滑化后可作为梯度优化目标函数。

HPWL 始终低估真实线长（下界估计器）。4 引脚线网典型例：HPWL=7，实际布线长度=9。

线长评估：P2WWL（引脚到重心线长）

P2WWL（引脚到重心线长）

P2WWL 与星型 Star$\big(\sum_i(|x_i-\bar{x}|+|y_i-\bar{y}|)\big)$ 是不同模型，线长一般不相等；P2WWL 含 max/min 与绝对值，不可微。

其他线长评估模型（多引脚线网）

线长模型计算案例（各模型 vs 真实布线）

线长模型与光滑化函数对比（HPWL / 二次 / LSE / $L_p$ / CHKS / WA）

P2WWL 线长模型的光滑化（LSE / WA + $L_p$）

迭代布局与模拟退火（Simulated Annealing）

while (!frozen)
    swap two random gates Gᵢ, Gⱼ
    evaluate ΔL

    if (ΔL < 0)
        keep swap                   // 始终接受改善
    else if (random() < exp(−ΔL/T))
        accept swap                 // 概率接受变差解
    else
        undo swap

    if (HPWL still decreasing)
        T = 0.9 * T                 // 降温（冷却）
    else
        frozen = true               // 收敛，停止

布局问题的形式化定义与复杂度 📖 教材拓展

把布局抽象为图上的约束优化问题——这是所有布局算法（划分/解析/迭代）共同的数学起点。

解析布局：二次线长模型与团模型

解析布局：矩阵构造 Recipe 与求解

矩阵构造方法（Recipe）

连接矩阵 C：权重为 $w$ 的连线 $(i,j)$：$C[i][j]\mathrel{+}=w$，$C[j][i]\mathrel{+}=w$

A 矩阵：$A[i][i] = \sum_j C[i][j]$（对角线=行和）；$A[i][j] = -C[i][j]$（非对角线取负）

b 向量：固定引脚 $p$ 在 $x_p$，与变量门 $i$ 连线权重 $w$：$b[i]\mathrel{+}=w\cdot x_p$

求解：$Ax = b$（x 方向），$Ay = b_y$（y 方向）；用共轭梯度法（CG）高效迭代

A 是正定对称稀疏矩阵（Laplacian），CG 法可高效求解。解析布局给出单元连续坐标，仍需合法化消除重叠。

二次布局数学基础：二次型、Hessian 与 Laplacian 📖 教材拓展

把"线长平方和"严格写成矩阵二次型，求极小退化为解一个对称正定稀疏线性方程组。

经典解析布局器发展脉络 📖 教材拓展

从"二次+划分约束"到"二次+扩散力"再到"非线性+密度罚"，解析布局的散开机制不断演进。

基于划分的布局（Partition-based Placement）

递归地将大问题分解为小子问题，每步仅处理一个子区域，计算代价可控。

① 划分（Partition）

对布局区域按垂直/水平切割线一分为二，将门分配到两个子区域，目标：最小化跨切割线线网数（Min-Cut）。

② 分配（Assignment）

对门排序（按坐标、连接关系），平衡地分配到两个半区域，可用 FM 算法（Fiduccia-Mattheyses）高效实现。

③ 包含 QP 子问题 + 伪垫片

对每个子区域独立构造 QP 矩阵。子区域外的门投影到边界，作为伪垫片（Pseudo Pads）传递外部拉力。递归执行直到区域足够小。

局限：层次误差累积，伪垫片投影影响质量，现代工具已转向解析/梯度方法。

多级布局技术（Multilevel / Multiscale Placement）

现代全局布局：目标函数与密度约束

密度计算：钟形函数与电场法（ePlace）

bin 网格密度与钟形函数（Bell-shape）

将芯片划分为均匀 bin 网格；落入某 bin（含跨界部分）的所有单元面积之和，即该 bin 的单元密度。单元 i 对 bin b 的贡献按距离分三段平滑（钟形）：

bin 密度定义：$$D_b=\frac{\sum_i \text{area}(c_i\cap b)}{\text{area}(b)}\quad(\text{bin 内单元总面积} \div \text{bin 面积})$$

① $|\Delta| \le \tfrac{2}{3}\cdot(w_i/2 + w_b/2)$：二次（光滑上升）　② 中间：线性　③ 超出：0

电场法（ePlace / Electronic Field）

将单元密度类比为电荷分布：高密度区 → 高电位 → 向外电场（排斥力），驱动单元全局散开。

电场能量密度模型（ePlace）

密度能量：$D(x,y) = \tfrac{1}{2}\sum_{v\in V} D_v(x,y) = \tfrac{1}{2}\sum_{v\in V} q_v\cdot\psi_v(x,y)$

泊松方程 + 诺依曼边界 + 零总电荷：

$\nabla\cdot\nabla\psi(x,y) = -\rho(x,y)$；　$\hat{n}\cdot\nabla\psi = 0$（边界 $\partial R$）

$\iint_R \rho(x,y) = \iint_R \psi(x,y) = 0$

DCT 频域：$\hat{\varphi}=\hat{\rho}/(k_x^2+k_y^2)$ → 逆变换得 $\varphi$，电场 $E=-\nabla\varphi$ 即密度梯度。

现代全局布局模型（Modern Global Placement）

解析布局求解器：CG 与 Nesterov（求解过程与对比）

合法化（Legalization）

合法化算法：Tetris（贪心）vs Abacus（DP）——移动轨迹与移动量

合法化进阶：带障碍与固定区域

详细布局（Detailed Placement）

详细布局：最优区域（Optimal Region）

在详细布局中移动某个单元时，其"最优位置"由所有连接该单元的线网的中位数坐标确定。

最优区域计算

设单元 $c$ 连接到线网 $j=1\dots n$，每个线网有边界框坐标 $[x_{jl}, x_{jr}] \times [y_{jl}, y_{jr}]$。

将所有 $x_{jl}$ 和 $x_{jr}$ 排序，取中位数 → x 最优区间 $[x_{\text{med}_l}, x_{\text{med}_r}]$

将所有 $y_{jl}$ 和 $y_{jr}$ 排序，取中位数 → y 最优区间 $[y_{\text{med}_l}, y_{\text{med}_r}]$

最优区域 $= [x_{\text{med}_l}, x_{\text{med}_r}] \times [y_{\text{med}_l}, y_{\text{med}_r}]$，单元放在此区域内可最小化 HPWL。

详细布局典型流程

1. 枚举每个单元的最优区域

2. 在最优区域附近搜索合法位置

3. 评估移动收益（线长/时序改善量）

4. 贪心或 SA 接受，保持合法性

时序驱动布局：RC 树与 Elmore 延迟

互连延迟已超越门延迟成为时序主要瓶颈。四个核心模型（2×2）：

① 线电阻 R

$R=\rho\dfrac{L}{A}=R_{\square}\dfrac{L}{W}$，线越长越细 R 越大。

② 线电容 C

$C=C_{\text{area}}+C_{\text{couple}}$（对地+耦合），线越长 C 越大。

③ RC 树模型

单驱动多接收 → RC 树（Driver + 分支 RC 网络）。

④ Elmore 延迟

$\tau_i=\sum_j R_{ij}C_j$（路径电阻 × 下游电容）。

四个数值示例

① R：M1 层 $R_{\square}{=}0.1\,\Omega/\text{sq}$，$L{=}100\,\mu m,\ W{=}0.1\,\mu m$ → $R{=}0.1{\times}1000{=}100\,\Omega$

② C：单位电容 $c{=}0.2\,fF/\mu m$，$L{=}100\,\mu m$ → $C{=}20\,fF$

③ RC 树：driver 经 $R_1$ 到 A，再经 $R_2$ 到 B（见 ④）

④ Elmore：$\tau_B=R_1(C_A{+}C_B)+R_2C_B$；取 $R_1{=}50,R_2{=}30\,\Omega,\ C_A{=}C_B{=}10\,fF$ → $\tau_B=1300\,\Omega{\cdot}fF=1.3\,ps$

TNSTotal Negative Slack
总负时序裕量

WNSWorst Negative Slack
最坏负时序裕量

时序驱动布局方法

拥塞驱动布局：RUDY / TOF / MOF

拥塞的定义

在 bin 内：需求布线资源 > 可用资源（金属层数 × 轨道数）。

轻度拥塞

布线器可绕道，但绕线使实际线长 > 估算线长，RC 延迟增加。

严重拥塞

布线无法完成（DRC 短路/断路）；整个设计流程失败。

TOFTotal Overflow
总溢出量
全局拥塞总量

MOFMaximum Overflow
最大溢出量
局部最严重拥塞

拥塞计算公式

$$\text{overflow}_{i,j} = \max\big[\,0,\ (\text{demand}_{i,j} - \text{capacity}_{i,j})\,\big]$$

$$\text{util}_{i,j} = \text{demand}_{i,j} / \text{capacity}_{i,j}$$

$$\text{capacity}_{i,j} = \lfloor \text{grid\_h} / d_{\text{pitch}}(\text{layer}) \rfloor$$

方法	速度	精度	原理
静态（单元/引脚密度）	极快	低	基于局部密度估算，不建模布线路径
RUDY（概率法）	快	中	将线网 HPWL 均匀分配到边界框内所有 bin
快速 GR（构造法）	慢	高	实际运行全局布线器，获取真实资源使用情况

拥塞修复：Cell Inflation 与修复策略

标准 Benchmark 与评测方法 📖 教材拓展

学术界用公共基准电路在同一平台上量化对比布局器——ISPD 系列竞赛设定了现代布局能力的"门槛"。

布局全流程：核心要点回顾

自测题与思考

本讲知识地图

§1 布线概述——流程位置

布线（Routing）紧跟布局（Placement）之后，将网表中的所有逻辑连接在芯片金属层上实现为物理导线。

输入Placed DEF · 技术文件 LEF · 时序约束 SDC · 电源规划

全局布线GCell 级路径规划，生成拓扑方向图

详细布线Track 级精确分配，生成 DRC-clean 导线

输出Routed DEF / GDSII · DRC 报告 · SPEF 寄生参数

输入、输出与优化目标

先进节点布线挑战

金属层数激增先进节点 >15 层金属，层间 Via 规则复杂，Via 电阻显著增大，Double/Triple Via 成为标准

DRC 规则爆炸从百条增加到数千条，含 MPT 着色约束、EUV 特有规则、EOL 端到端间距、Corner 规则

拥塞压力标准单元密度提高，局部布线资源不足，拥塞导致绕行增长、时序恶化，甚至 Open

信号完整性 SI线间距缩小使耦合电容增大，串扰噪声和延迟变化更严重，需要 SI-aware 布线策略

§2 GCell 与全局布线网格（GRG）

全局布线将芯片 Die 区域抽象为均匀矩形单元 GCell，构成三维容量图（Capacity Graph）。

GCell 边容量 Cap(e) = ⌊GCell_Width / Track_Pitch⌋ × Layer_Count − Blockage_Tracks

边容量 = 该方向可用布线轨道数。当需求 Demand > Cap 时发生溢出（Overflow），是全局布线的核心对抗目标。

奇数层 → 垂直优先 偶数层 → 水平优先 Track = 布线原子单位

金属层方向约定与布线资源

Track：某一金属层上按优选方向等间距排列的可布线位置，导线必须严格对齐 Track。

Panel：沿优选方向切割的布线区域带，含一组平行 Track，适合并行化布线求解。

GCell 边容量 Capacity Capacity(e) = (穿越该边的可用 Track 数) × (层数) 布线需求 Demand(e) 超过 Capacity(e) 即溢出（Overflow），对应右图红色边。

§3 全局布线（Global Routing）概述

GR 不关心具体 Track 分配，只为每条 Net 规划经过哪些 GCell 的大致路径，生成"导航地图"。

资源分析统计 GCell 线密度热点，虚拟容量调整

拓扑规划RSMT / Steiner 树为多引脚网构造连接树

路径搜索两点布线：Lee / A* / Pattern Routing

多线网调度顺序/并发/协商式，消除资源冲突

拆线重布迭代 RnR，历史代价引导收敛

层分配分配 Via 与金属层，完成三维布线

直角斯坦纳树（RSMT）与线长模型

Flute：工业级 RSMT 近似算法

Flute（Fast Lookup Table-based Technique）是工业界最常用的 RSMT 近似算法。

核心思想

引脚数 ≤9 时通过预计算查找表精确求解；引脚数 >9 时递归分治，各子问题查表后合并

性能指标

时间复杂度 O(n)，误差通常 <1%，百万引脚秒级完成，工业级速度

查表驱动 O(n) n≤9 时精确 n>9 分治近似 误差 <1%

Hanan 网格与直角斯坦纳树（交互演示）

两点布线：Lee 迷宫算法（BFS Routing）

A* 搜索与 Pattern 布线

多线网布线策略（Multi-Net Routing）

全局布线同时处理数百万条网络，需要策略克服顺序布线的"先来先得"偏差。

拆线重布（Rip-up and Reroute，RnR）

当布线完成后仍存在溢出时，对拥塞区导线拆除后重新布线，是全局布线的核心优化循环。

① 溢出检测扫描所有 GCell 边，找 Demand > Capacity 的溢出边

② 网络选择选择拥塞贡献最高、时序裕量最小的网络

③ 拆线从 GCell 资源图中移除选中网络，释放容量

④ 代价更新溢出边增加历史惩罚（History Penalty），引导下次绕行

⑤ 重新布线以更新代价重新搜索路径，期望绕开拥塞区。重复至收敛。

PathFinder 协商布线与全局布线分区（交互演示）

拥塞分析与溢出度量

层分配（Layer Assignment）

三维全局布线同时规划水平路径和层间 Via，称为层分配。

Via 个数最小化减少 Via 数量，降低 Via 电阻和制造缺陷风险

关键路径优先顶层金属顶层金属电阻低，时序关键网络提前分配，减小 RC 延迟

满足层容量约束每层分配不超过其可用 Track 数

对齐优选方向水平线走 H 层，垂直线走 V 层，减少绕行

策略：自底向上贪心分配——先在 M1/M2 完成引脚接入，再逐层向上爬升；时序关键网络提前分配到顶层低电阻金属。

Via Pillar 规避 层间电阻平衡 Via 冗余计划

§4 详细布线（Detail Routing）概述

详细布线在 GR 的路径基础上，精确地将每条导线分配到具体 Track，生成满足所有 DRC 的物理版图。

Pin Access 引脚接入在单元引脚上找合法连接点（On-grid AP），解决引脚冲突

Track Assignment 轨道分配GR 路径映射到具体 Track 编号（全局→详细的桥接）

MSMS A* 搜索多源多汇 A*，在 Track 网格上 DRC-aware 搜索路径

Search & Repair扫描 DRC 违规 → 局部拆线 → DRC-aware 重布线，迭代至 DRC-clean

引脚接入（Pin Access Generation）

接入点 Access Point (AP)

在单元引脚几何图形上找出满足 DRC 的合法连接点。一个引脚通常有多个 AP，布线器从中选最优。

On-grid 对齐

AP 必须对齐 Track 网格，否则 Via/Wire 无法连接。先进工艺 M1 引脚有时需要专用 Jog 才能对齐 Track。

引脚冲突解决

相邻单元引脚互相干涉时，通过单元重排、Via 类型选择或 Jog 引线解决引脚接入冲突（Pin Access Conflict）。

轨道分配（Track Assignment，TA）

TA 将全局布线的 GCell 级路径映射到具体 Track 编号，是 GR→DR 的桥接阶段。

// 轨道分配贪心算法
function TrackAssignment(nets, tracks, GR_solution):
    // 按优先级排序：时序关键>线长长>扇出大
    sorted_nets = PrioritySort(nets)

    for each net N in sorted_nets:
        segments = GR_solution[N]
        for each segment S in segments:
            available = tracks − occupied_tracks
            best = SelectTrack(available, S, drc_rules)
            if best exists:
                Assign(N, S, best); Mark(best, occupied)
            else:
                DeferToDetailRouter(N, S)

Multi-Source Multi-Sink A* 详细布线

// Multi-Source Multi-Sink A* 伪代码
function MSMS_Astar(partial_net, grid, drc):
    sources = partial_net.connected_pins
    sinks   = partial_net.unconnected_pins
    openSet = PriorityQueue()
    for s in sources: openSet.push(s, f=0)

    while openSet not empty:
        cur = openSet.pop_min()
        if cur in sinks:
            path = Backtrace(cur)
            Update(partial_net, path)
            sources += path_nodes
            sinks.remove(cur)
            if sinks empty: return SUCCESS

        for N in neighbors(cur):
            if drc.Legal(cur, N):
                g = g[cur] + EdgeCost(cur, N)
                h = MinManhattan(N, sinks)
                if g < g[N]: openSet.push(N, g+h)

    return FAILURE  // 触发 Search&Repair

核心特性：已连接引脚作为多源（Multi-Source）同时扩展波前；每连接一个汇（Sink），将已连路径节点加入源集合；DRC 引擎嵌入扩展条件，保证每步移动都满足规则。

详细布线 DRC 规则类型

Search & Repair：DRC 修复迭代

布线完成后残留的 DRC 违规通过 Search & Repair 迭代修复。

Search 扫描全芯片扫描 DRC，定位所有违规点，建立违规列表并按严重程度排序

局部拆线对每个违规点，拆除涉及的最小导线集，释放局部资源

Repair 重布线在拆线区域以满足 DRC 为约束重新布线，优先使用 DRC-aware A* 或 Lee 算法

局部验证每次修复后重新运行局部 DRC，确认违规减少，避免修复引入新违规

反复迭代直至 DRC Clean（零违规），是详细布线能否流片的最终关卡。

全局布线的优化建模：ILP / 多商品流 / 拉格朗日松弛 📖 教材拓展

PathFinder 是工程化的协商迭代框架；从理论看，全局布线本质是一个带容量约束的组合优化问题，可用 ILP / 多商品流 / 拉格朗日松弛精确建模。来源：Handbook Ch23/Ch32 Routing

§5 时钟树综合（CTS）：偏差、抖动、插入延迟、有用偏差 📖 教材拓展

时钟树综合（Clock Tree Synthesis）为芯片所有寄存器提供稳定、低延迟、均匀分布的时钟，是物理设计中决定主频与功耗的关键环节。来源：《大规模集成电路设计方法》第8章(李兴权)；Handbook Ch42 Clock

零偏差时钟树算法：MMM / 几何匹配 / Tsay 精确零偏差 📖 教材拓展

DME 延迟合并嵌入法（Deferred-Merge Embedding） 📖 教材拓展

DME 是工业 CTS 的经典核心：给定拓扑，在保证精确零偏差的同时最小化总线长，线性时间 O(n)，且直接得到曼哈顿布线。来源：《大规模集成电路设计方法》第8章(李兴权)；Handbook Ch42 Clock

// DME 合并段构造（ASCII 示意）
// 合并段 = 斜率±1 的曼哈顿弧

  ms(X) ◣           ms(Y)
        \◣        ◢/
         \ ◣    ◢ /
   d_X →  \  ◣◢  / ← d_Y
           \ ／＼/
   ms(Z) =  ╳ (两倾斜矩形交集)
            零偏差合法放置位置集

// 延伸：有界偏差 BST-DME 用合并区域 MR
// 替代合并段 MS；有用偏差 UST-DME
// 用约束图 CG 求可行偏差范围 FSR

时钟分发拓扑对比：H树 / X树 / Mesh / Spine / 混合 📖 教材拓展

不同时钟分发拓扑在偏差、功耗、面积与抗工艺偏差间各有取舍，工业大型处理器多采用混合结构。来源：《大规模集成电路设计方法》第8章(李兴权)；Handbook Ch42/Ch43 Clock

// Mesh（网格多点驱动，就近短接）
  ┼──┼──┼──┼──┼
  ┼──▣──┼──▣──┼  ▣=驱动/接收点
  ┼──┼──┼──┼──┼  各交点电位被拉平

时钟功耗、门控时钟（Clock Gating）与缓冲器平衡 📖 教材拓展

§6 电源/地网络（PG Network）布线：环 + 条带 + 网格 📖 教材拓展

电源网络由众多电源线/地线在金属层上规划构成，通过"打供电环 + 供电条 + 网格"把稳定电压送到每一个单元，是先于信号布线的预布线。来源：《大规模集成电路设计方法》第8章(李兴权)；Handbook Ch44 Power

// PG 网络层次（剖面示意）
 顶层  ╔════════ Power Ring ════════╗
       ║  ┃     ┃     ┃     ┃  (Strap)║
 中间  ║──╂──┼──╂──┼──╂──┼──╂──║ Mesh
       ║  ┃  │  ┃  │  ┃  │  ┃  ║
       ║──╂──┼──╂──┼──╂──┼──╂──║
 单元  ╠══▣══▣══▣══▣══▣══▣══╣ VDD Rail
       ╚══▣══▣══▣══▣══▣══▣══╝ VSS Rail
   ┼ = Via Array（过孔阵列层间连接）

电源完整性：IR Drop / 电迁移 EM / 去耦电容 Decap 📖 教材拓展

§7 串扰效应（Crosstalk Effects）

Elmore 延迟模型与互连延迟计算

Elmore 延迟公式（RC 树） T_D(i) = Σ_k R_k × C_downstream(k, i) 对路径上每段电阻 $R_k$，乘以其下游所有电容之和

单段分布 RC 导线 50% 延迟 T ≈ 0.69 × R_driver × C_load + 0.38 × r × L × c × L 延迟与线长 $L^2$ 成正比，长线须插入中继器（Repeater）

Arnoldi 方法：更高精度的矩量匹配（Moment Matching）技术，用于先进节点多极点 RC 网络的延迟提取，比 Elmore 一阶近似精度高 $10\text{–}100\times$。

时序驱动布线（Timing-Driven Routing）

将时序收敛融入布线决策，确保关键路径满足 Setup/Hold 时序要求。

路径优先级排序按 Slack 从小到大排序，最关键网络优先布线，获得最优资源

线长预算根据时序为每条网络分配最大允许线长，布线器在预算内寻最短路径

层约束关键路径优先使用顶层低 RC 金属（大间距、低电阻）

SI 屏蔽在关键信号线两侧放置接地屏蔽线

中继器插入长线中间插入 Buffer，将 $L^2$ 延迟降为线性

§8 ECO 工程变更令（Engineering Change Order）

§9 芯片收尾：天线效应（Antenna Effect）

在等离子体刻蚀工序中，已刻蚀的上层金属将积累的电荷"天线式"汇聚到晶体管栅极，造成栅氧击穿损伤。

天线比率 Antenna Ratio Antenna Ratio = Metal_Area_Above_Via / Gate_Oxide_Area 超过工艺规定上限（通常数百至数千）时必须修复

修复方案

插入保护二极管

反向二极管为积累电荷提供泄放路径。最常用，但增加面积和引脚电容

跳层布线（Via Jumping）

将超标导线"跳"到更高金属层绕过问题段再回来，打断下层积累长度

切断导线（Wire Cutting）

超长连续导线中间切断，分段各自满足规则，切断点用另一层连接

冗余通孔（Redundant Via / Double Via）

单通孔存在随机缺陷（粒子污染）导致开路的风险，插入冗余通孔（Double/Triple Via）可大幅提高成品率（Yield）。

单 Via 缺陷率 $p = 0.01\%$ 时：
双 Via 失效率 $\approx p^2 = 10^{-8}$，降低 4 个数量级

扫描策略详细布线完成后，对所有单通孔尝试插入第二个通孔（不违 DRC）

优先级时序关键路径和电源导线优先插入冗余通孔

覆盖率指标现代工具报告 Double Via Coverage，目标通常 >80%

Metal Fill、Slotting 与 CMP 平坦化

CMP 问题

碟形凹陷（Dishing）

宽金属线中心低于边缘，导致电阻增大

侵蚀（Erosion）

介电层过度研磨，影响上层光刻精度

过刻蚀

孤立金属区域附着力不足，制造中脱落

解决方案

密度 < 20% → 插入 Metal Dummy 密度 > 80% → Metal Slotting 开槽 SI-aware Fill 拉开关键信号线间距

填充后必须重新提取寄生参数（SPEF re-extraction）并重新运行 STA，因为填充金属会增加相邻信号线耦合电容，造成额外延迟。

计算光刻、OPC 与可制造性布线（DFM Routing）

耦合噪声（Crosstalk Noise）量化分析与屏蔽策略

Wire Spreading 与 Filler Cell

Wire Spreading（导线扩展）

适当增大导线间距超过 DRC 最小间距，主要目的：

降低随机粒子短路缺陷概率 减小耦合电容 → 改善 SI 提高制造良率

Filler Cell（填充单元）

填满标准单元行末尾空白 Site，三大作用：

N-well 连续性标准单元行 N-well 必须贯通全行，Filler Cell 提供连接

衬底接触 Substrate Tap含 Tap 的 Filler Cell 每隔一定距离放置，为衬底提供固定电位，防止闩锁（Latch-up）

电源轨完整性确保 VDD/VSS Rail 在行内连续，不产生断路

芯片收尾——问题全景对比

本讲核心知识总结

布线算法横向对比

iEDA 概述：两层基础设施理念

开发高质量 EDA 工具，需要两层开源基础设施分别服务不同受众。

Level 1：面向芯片设计

提供开源 EDA 工具 + 开放 RTL + 工艺 PDK，让设计者用开源工具完成 RTL → GDSII 完整流程，降低流片门槛。

Level 2：面向 EDA 研发

提供开源 EDA 基础设施（SDK），让算法研究者专注核心算法，而非重复建设数据结构和接口。

核心洞察：iEDA Infrastructure 提供统一数据库、接口、管理器和算子，新工具可直接复用，无需从零搭建。

10+开源 EDA 工具

3×完整芯片流片

MulanPSL v2 开源协议

统一数据库统一接口 统一管理器复用算子

物理设计四步骤与 iEDA 项目定位

iEDA 是覆盖 Netlist → GDSII 全链路的开源 EDA 平台，已完成 3 次完整芯片流片验证：

10+成熟物理设计工具

3×完整芯片流片验证

4工艺节点支持

全流程覆盖 开源可复现 算法研究友好 多工艺支持

官网：ieda.oscc.cc

基础设施第一层：Parser 与 Database

iEDA 支持数字物理设计常用的全部标准文件格式：

Verilog（网表）LEF/DEFLiberty SDCSPEFSDF VCDITFGDSII

六类 Database

Design DB

网表实例、引脚、网、模块层次

Layout DB

物理位置、方向、布局区域

Tech DB

工艺层次、间距规则、Via 定义

Timing DB

单元延迟、时序约束（SDC）

Parasitic DB

布线寄生 R/C（SPEF）

Network DB

连接关系、扇出、逻辑锥体

设计要点：Parser 把各类标准文件统一解析、装载进对应 Database，各工具不再各自解析文件，而是直接读写共享数据库——保证全流程数据一致、零格式转换损耗。

9 种文件格式6 类数据库 统一装载跨工具共享

基础设施第二层：Manager

Platform Manager 协调各工具的初始化、数据输入、处理流程与输出，并提供统计与评估能力。

Config / ChipData / Interactive

统一评估指标（Evaluation Metrics）

Manager 为各工具提供一致的质量评估接口，便于横向对比与流程内监控：

基础设施第三层：Interface

TCL 接口

与商业 EDA 工具一致的脚本语言，支持批处理完整物理设计流程

Python 接口

面向算法研究者，在 Python 环境直接调用 iEDA 工具和数据 API

GUI 界面

可视化版图浏览与交互，支持 DRC 结果可视化、布线检查

# TCL 接口模块树（tcl/ 下）
├── tcl_config   # 全局配置
├── tcl_flow     # 流程控制
├── tcl_icts     # iCTS
├── tcl_idb      # 数据库访问
├── tcl_idrc     # iDRC
├── tcl_ifp      # iFP 布图规划
├── tcl_ipdn     # iPDN 电源
├── tcl_ipl      # iPL 布局
├── tcl_irt      # iRT 布线
├── tcl_ista     # iSTA 时序分析
├── tcl_ito      # iTO 时序优化
└── tcl_report   # 报告生成

# Python 接口（py/ 下，结构相同）
├── py_ipl  py_irt  py_ista  py_ito …

基础设施四层架构总览

┌───────────────────────────────────────────┐
│          EDA Tool Layer（如 iPL）          │
│  initial_placer / global_placer           │
│  legalizer / detail_placer / filler       │
│  checker / evaluator / topo_manager       │
└──────────┬───────────────┬────────────────┘
           │               │
 ┌─────────▼──────┐  ┌────▼────────────────┐
 │  iEDA-Manager  │  │  iEDA-Interface      │
 │  Config        │  │  TCL / Python / GUI  │
 │  ChipData      │  └─────────────────────┘
 │  Interactive   │
 └─────────┬──────┘
           │
 ┌─────────▼─────────────────────────────┐
 │           iEDA-Database               │
 │  Design / Layout / Tech               │
 │  Timing / Parasitic / Network         │
 └───────────────────────────────────────┘
 Input:  .v / .lef / .def / .lib / .sdc
 Output: .v / .def（+ 评估报告）

iEDA 工具集——10 个成熟工具，覆盖全链路

iFP · iPDN · iNO 详解

iFP——布图规划

确定 Die/Core 尺寸，放置 I/O 引脚，规划宏单元，插入 End-cap / Well-tap 等物理单元，生成 iFP.def。

iPDN——电源分配网络

在 iFP.def 基础上构建 VDD/VSS Power Grid：Power Ring（核心边缘环）→ Power Stripe（纵横条）→ Pin 连接。

iNO——网表优化（Fix Fanout）

修复高扇出网（引脚数 > 阈值），通过缓冲器插入将过大扇出网（>32 pin）从 2,893 个减少到 7 个。

iNO 阶段贡献最大网数增量 +5,140 个网，是 Fix Fanout 的直接产物。

2,893→7大扇出网(>32pin)

+5,140iNO 新增网数

3 步iFP→iPDN→iNO

顺序逻辑：iFP 先定版图骨架，iPDN 在其上铺设供电网格，iNO 再修复网表中过大扇出——三步为后续布局/CTS/布线奠定可布通、可供电、可驱动的基础。

三步插入的物理结构

End-capWell-tapPower RingPower StripeBuffer 修扇出

输出：iFP.def（版图骨架）→ 含 PDN 的供电网格 → 扇出修复后的网表，交给 iPL 布局。

iPL 布局工具——Nesterov / CG 全局布局

iPL 采用 Nesterov 加速梯度法或共轭梯度法（CG）进行全局布局，在密度约束下最小化 HPWL 线长。

关键参数

参数	说明	典型值
target_density	目标布局密度	0.70–0.85
bin_cnt_x/y	密度箱数量	512×512
is_timing_aware_mode	时序感知模式	true/false
ignore_net_degree	忽略高扇出网阈值	100
num_threads	CPU 线程数	8/16
max_buffer_num	最大可插缓冲器数	35000

内部步骤：initial_place → global_place → legalize → detail_place → filler

initial_place二次规划求初始坐标

global_placeNesterov/CG 密度优化

legalize落行、消除重叠

detail_place行内微调降线长

filler填充单元补空隙

density 控制512×512 bin 监控密度

交互演示：iPL 全局布局的梯度优化

iPL 布局结果与单元扩散演示

合法化（Legalization）保证所有单元落在合法行位置，无重叠，满足行对齐约束。

iCTS——时钟树综合

iCTS 构建时钟分配树，以最小化 Skew 和 Latency 为核心目标，同时控制时钟功耗。

设计时钟树拓扑选择平衡型 H-Tree 或自适应树，按负载分布划分时钟域

插入缓冲器在时钟树各节点插入驱动缓冲器，维持信号完整性

优化 Skew/Latency调整缓冲器位置和驱动强度，缩小时钟偏差分布

CTS 阶段贡献 +3,284 个新网（87 个时钟大扇出网，>32 pin），是时钟树结构的正常产物。

+3,284iCTS 新增网

87时钟大扇出网

≈0目标 Skew

CTS 平衡之道：在 Skew、Latency、时钟功耗与缓冲器数之间折中——零偏差是理想，工程上常借 useful-skew 把时序裕量"挪"给关键路径。

交互演示：iCTS 时钟树综合（H 树拓扑）

iRT——三步布线流程

线长（Wirelength）时序（Timing） 拥塞（Congestion）设计规则（DRC）

动画：多端线网的 Steiner 最小树构造——全局布线阶段连接策略

布线拥塞（Congestion）交互演示

iRT 拥塞热图解读

拥塞（Congestion）热图反映每个布线格点（GCell）的布线需求超出容量（Overflow）的程度：

冷色（蓝/绿）

布线容量充足，无溢出风险

暖色（橙/红）

布线需求超出容量，需算法调整走线或疏散单元

iDRC——14 类设计规则检查

Cut 层规则（5 类）

Cut Different Layer Spacing · Cut EOL Spacing · Cut Enclosure · Cut Enclosure Edge · Cut Spacing

Metal 层规则（6 类）

Metal Short · Metal EOL Spacing · Metal JogToJog · Metal Notch · Metal Parallel Run Length · Metal Corner Filling

其他规则（3 类）

MinHole（最小孔洞面积）· MinStep（最小步长）· Minimal Area（最小面积）

检查机制：iDRC 在布线完成后对版图做几何规则扫描，逐类统计违反数量并高亮定位，是流片前签核（sign-off）的关键环节——任何一类违反都可能导致短路、开路或良率下降。

间距(Spacing)封闭(Enclosure) 最小面积EOL 线端

5Cut 层规则

6Metal 层规则

3其他规则

iSTA——签核级静态时序分析

iSTA 与商业工具 PrimeTime（pt）精度对比：

1.11pt/ista 均值（mean）

0.00095方差（variance）

1.107中位数（median）

$\text{pt}/\text{ista} \approx 1.11$ 表明 iSTA 结果与 PrimeTime 高度接近，偏差约 10%，方差极小——具备工程实用价值。

核心特性

Setup/Hold 分析NLDM/CCS/Elmore OCV/AOCV/POCV串扰分析 Clock GateLatch 分析

签核级定位：iSTA 作为开源签核 STA，精度对标 PrimeTime（均值 $1.11$、方差 $0.00095$），可独立完成 Setup/Hold 时序收敛判定，支撑教学与科研的全流程闭环。

iTO 时序优化 · iPA 功耗分析

iTO——三类优化

修复 DRV

max cap/slew/wirelength/fanout 四类驱动违反，Buffer Insertion + Cell Sizing

修复 Hold 违反

插延迟缓冲器（Hold Buffer），增加信号到达时间

修复 Setup 违反

Rebuffer + Split Load + Cell Upsizing，对 WNS 最差路径提升速度

iPA——功耗分析

支持布局前/中/后各阶段评估功耗，采用均值功耗模型（Average Model）：

Leakage 泄漏功耗 Internal 内部功耗 Switching 开关功耗

# iPA 核心 API
buildGraph → readVCD
→ propagateToggleSP
→ calcLeakagePower
→ calcInternalPower
→ calcSwitchPower
→ reportPower

iFlow——Netlist → GDSII 全流程框架

iFlow 是 iEDA 提供的完整芯片物理设计流程框架，支持多种 EDA 工具组合、多 PDK 工艺，一键流转至 GDSII。

环境资源

iEDA 工具本体

Gitee/GitHub 下载源码编译，或使用预编译二进制包

工艺库文件（PDK）

TechLEF + Std Cell LEF + Liberty + SDC + SPEF（可选）

设计网表

综合后 Verilog 网表（.v），来自 Yosys / DC

支持工艺节点

110nm28nm Sky130（开源）Nangate45（开源）

一键流转的价值

可复现

配置 + 脚本固化在仓库，任何人都能复跑同一设计得到一致结果

可分步

既支持一键 Netlist→GDSII，也可单步调试任一阶段，便于教学与研究

可换工艺

仅替换 PDK 与配置即可在不同节点间迁移，无需改动流程脚本

动画：iFP→iPL→iCTS→iRT→iSTA→GDSII 六阶段依次点亮，迷你版图逐步成型

iFlow TCL 脚本——全流程控制示例

# ===== iFlow 全流程 TCL 脚本 =====
iEDA_init -config ./config/ieda_config.json

# 1. Floorplan（iFP）
ifp_init
set_die_area  0  0  1500 1500  # 1500×1500 um
set_core_area 50 50 1450 1450
place_ios ; place_macros
run_ifp            # → iFP.def

# 2. 电源网络（iPDN）
run_ipdn

# 3. 网表优化（iNO Fix Fanout）
run_ino

# 4. 布局（iPL）
run_ipl -config ./config/pl_config.json

# 5. 时钟树综合（iCTS）
run_icts -config ./config/cts_config.json

# 6. 时序优化（iTO）
run_ito_drv   # 修 DRV
run_ito_setup # 修 Setup
run_ito_hold  # 修 Hold

# 7. 布线（iRT）
run_irt -config ./config/rt_config.json

# 8. DRC + 时序 + 导出
run_idrc ; run_ista
write_gds -output ./result/design.gds

运行方式

# 方法 1：一键运行完整流程
./iEDA -script ./scripts/run_iflow.tcl

# 方法 2：分步运行（便于调试）
./iEDA -script ./scripts/01_fp.tcl
./iEDA -script ./scripts/02_pl.tcl
./iEDA -script ./scripts/03_cts.tcl
./iEDA -script ./scripts/04_rt.tcl

# 方法 3：Python API
python3 run_iflow.py \
  --design ysyx --pdk 28nm \
  --target gdsii

iFlow 参数配置——iPL JSON 示例

{
  // iPL 参数配置（pl_config.json）
  "iPL": {
    "is_max_length_opt": false,
    "is_timing_aware_mode": true,
    "ignore_net_degree": 100,
    "num_threads": 16,
    "GP-Density": {
      "target_density": 0.75,
      "bin_cnt_x": 512,
      "bin_cnt_y": 512
    },
    "BUFFER": {
      "max_buffer_num": 35000,
      "buffer_type": [
        "BUF_X1","BUF_X2","BUF_X4"
      ]
    },
    "LG": {
      "global_right_padding": 1
    },
    "Filler": {
      "min_filler_width": 1
    }
  }
}

target_density 调参建议：
过高（>0.90）→ 拥塞严重，布线困难；
过低（<0.60）→ 芯片面积浪费，互连线长增加。
推荐范围：0.70~0.85，按设计拥塞分布调整。

GP-Density

target_density / bin_cnt 控制全局布局密度

BUFFER

max_buffer_num 与可用缓冲器类型库

LG 合法化

right_padding 预留布线/填充间隙

Filler

min_filler_width 填充空白行

iFlow 报告与数据分析

以典型 28nm 设计为例，各阶段实例数 / 网数 / 引脚数变化规律：

+8,594iFP→Routing 实例增量

+252,361Filler 阶段插入填充单元

+5,140iNO 阶段新增网数

+3,284iCTS 阶段新增网数

阶段	报告核心内容
iFP	Die/Core 面积、利用率、I/O Pin 数
iNO	高扇出网数量变化、插入 Buffer 数
iPL	HPWL、密度分布、拥塞热图、时序 WNS/TNS
iCTS	Skew 分布、Latency 统计、Buffer 数
iTO	DRV 违反数、Setup/Hold WNS/TNS
iRT	总布线线长、金属层使用率、DRC 数
iSTA	Setup/Hold Slack、关键路径列表
iPA	Leakage/Internal/Switching 功耗（mW）

实践案例：ysyx-04-01 RISC-V 处理器

28nm工艺节点

1.5×1.5mm²芯片面积

200MHz工作频率

>1.5M等效门数

317mW动态功耗

29mW泄漏功耗

处理器架构

11 级流水线 + I-Cache / D-Cache，支持 Linux 启动

片上外设 IP

UART · VGA · PS/2 · SPI · SDRAM · 2× PLL

iEDA 完成

iFP → PDN → iPL → iCTS → iTO → iRT → iDRC → GDSII

意义：ysyx-04-01 由"一生一芯"学员使用 iEDA 开源后端全流程完成投片，证明开源 EDA 已具备真实 RISC-V 处理器芯片的量产级实现能力。

社区用户案例：gcd · APU（Sky130 130nm）

gcd——最大公约数加速器

工艺：Skywater 130nm（Sky130，完全开源）
面积：0.15mm × 0.15mm
功能：整数最大公约数硬件计算器，EDA 工具验证基准设计（benchmark）

APU——算术处理单元

工艺：Skywater 130nm（Sky130，完全开源）
面积：0.45mm × 0.45mm
功能：整数 + 浮点运算单元，规模适中，可验证 iEDA 多种优化能力

开源工艺的意义：Sky130 & Nangate45 完全开源，配合 iEDA 可在无商业许可的情况下完成完整物理设计学习和实验，极大降低高校教学和个人研究门槛。

iEDA 开源社区与影响力

11Netlist-to-GDSII 工具

>0.3M代码行数

80+代码贡献者

500+Star（Gitee+GitHub）

110+Fork 总数

4.5万+Bilibili 播放量

平台	地址
Gitee（主仓库）	gitee.com/oscc-project/iEDA
GitHub	github.com/OSCC-Project/iEDA
Gitlink	gitlink.org.cn/OSchip/iEDA
OpenI	openi.pcl.ac.cn/OSCC/iEDA

社区资源与开源影响

开源影响力一览

商业工具 vs iEDA 能力对比

经典算法 → iEDA 工具映射 📖 教材拓展

iEDA 并非凭空发明算法，而是把教科书中的经典物理设计算法工程化落地。理解算法原理，就能读懂 iEDA 各 operator 的实现。来源：《大规模集成电路设计方法》第7–8章 / Handbook（划分·时钟·制造）

EDA 算法基础：iEDA 各 operator 的算法底座 📖 教材拓展

物理设计的核心子问题大多是 NP 困难，无法在多项式时间求全局最优；工程上靠启发式与数学规划求"足够好"的解。来源：《大规模集成电路设计方法》第10章 算法基础

可制造性设计（DFM）：iDRC / iRT 的工程目标 📖 教材拓展

物理设计不仅要"功能/时序正确"，还要"能被高良率地制造出来"。DFM 把制造工艺约束前移到设计阶段。来源：Handbook（制造/DFM）/《大规模集成电路设计方法》第11章

DTCO / STCO 与设计左移：iEDA 的研究价值 📖 教材拓展

先进工艺下，设计与工艺不再"各做各的"，而是协同优化；开源、开放数据的 iEDA 正是这类研究的理想平台。来源：《大规模集成电路设计方法》第11章 DTCO/STCO

iEDA 作为研究平台的四项支撑

本讲知识结构回顾

本讲沿"理念 → 基础设施 → 工具集 → 全流程 → 真实芯片 → 开源生态"六条主线展开，下面六张卡片即为各主线的核心要点回顾。

自测问题

实践作业：在 iEDA/iPL 上实现 CG 法并提 PR